在相同的印刷電路板上，模擬和數(shù)位信號的布局及布線對電路性能的影響至關(guān)重要。本文以O(shè)C48介面卡
PCB設(shè)計(jì)為實(shí)例，討論P(yáng)CB設(shè)計(jì)的布局和布線淮則。
模擬電路的工作依賴連續(xù)變化的電流和電壓。數(shù)位電路的工作依賴在接收端根據(jù)預(yù)先定義的電壓電平或門限對高電平或低電平的檢測，它相當(dāng)于判斷邏輯狀態(tài)的“真”或“假”。在數(shù)位電路的高電平和低電平之間，存在“灰色”區(qū)域，在此區(qū)域數(shù)位電路有時(shí)表現(xiàn)出模擬效應(yīng)，例如當(dāng)從低電平向高電平(狀態(tài))跳變時(shí)，如果數(shù)位信號跳變的速度足夠快，則將產(chǎn)生過衝和回鈴反射現(xiàn)象。
對于現(xiàn)代板極設(shè)計(jì)來說，混合信號PCB的概念比較模糊，這是因?yàn)榧词乖诩兇獾?ldquo;數(shù)位”器件中，仍然存在模擬電路和模擬效應(yīng)。因此，在設(shè)計(jì)初期，為了可靠實(shí)現(xiàn)嚴(yán)格的時(shí)序分配，必須對模擬效應(yīng)進(jìn)行仿真。實(shí)際上，除了通訊產(chǎn)品必須具備無故障持續(xù)工作數(shù)年的可靠性之外，大量生產(chǎn)的低成本/高性能消費(fèi)類產(chǎn)品中特別需要對模擬效應(yīng)進(jìn)行仿真。
現(xiàn)代混合信號PCB設(shè)計(jì)的另一個(gè)難點(diǎn)是不同數(shù)位邏輯的器件越來越多，比如GTL、LVTTL、LVCMOS及LVDS邏輯，每種邏輯電路的邏輯門限和電壓擺幅都不同，但是，這些不同邏輯門限和電壓擺幅的電路必須共同設(shè)計(jì)在一塊PCB上。在此，藉由透徹分析高密度、高性能、混合信號PCB的布局和布線設(shè)計(jì)，你可以掌握成功策略和技術(shù)。
混合信號電路布線基礎(chǔ)
當(dāng)數(shù)位和模擬電路在同一塊板卡上共享相同的元件時(shí)，電路的布局及布線必須講究方法。圖1所示的矩陣對混合信號PCB的設(shè)計(jì)規(guī)劃有幫助。只有揭示數(shù)位和模擬電路的特性，才能在實(shí)際布局和布線中達(dá)到要求的PCB設(shè)計(jì)目標(biāo)。
圖1：模擬和數(shù)位電路：混合信號設(shè)計(jì)的兩個(gè)方面
在混合信號PCB設(shè)計(jì)中，對電源走線有特別的要求并且要求模擬噪聲和數(shù)位電路噪聲相互隔離以避免噪聲藕合，這樣一來布局和布線的復(fù)雜性就增加了。對電源傳輸線的特殊需求以及隔離模擬和數(shù)位電路之間噪聲藕合的要求，使混合信號PCB的布局和布線的復(fù)雜性進(jìn)一步增加。
如果將A/D轉(zhuǎn)換器中模擬放大器的電源和A/D轉(zhuǎn)換器的數(shù)位電源接在一起，則很有可能造成模擬部份和數(shù)位部份電路的相互影響?；蛟S，由于輸入/輸出連接器位置的緣故，布局方案必須把數(shù)位和模擬電路的布線混合在一起。
在布局和布線之前，工程師要弄清楚布局和布線方案的基本弱點(diǎn)。即使存在虛假判斷，大部份工程師傾向利用布局和布線資訊來識別潛在的電氣影響。
現(xiàn)代混合信號PCB的布局和布線
下面將藉由OC48介面卡的設(shè)計(jì)來闡述混合信號PCB布局和布線的技術(shù)。OC48代表光載波標(biāo)淮48，基本上面向2.5Gb串列光通訊，它是現(xiàn)代通訊設(shè)備中高容量光通訊標(biāo)淮的一種。OC48介面卡包含若干典型混合信號PCB的布局和布線問題，其布局和布線過程將指明解決混合信號PCB布局方案的順序和步驟。
OC48卡包含一個(gè)實(shí)現(xiàn)光信號和模擬電訊號雙向轉(zhuǎn)換的光收發(fā)器。模擬信號輸入或輸出數(shù)位信號處理器，DSP將這些模擬信號轉(zhuǎn)換為數(shù)位邏輯電平，從而可與微處理器、可程式閘陣列以及在OC48卡上的DSP和微處理器的系統(tǒng)介面電路相連接。獨(dú)立的鎖相環(huán)、電源濾波器和本地參考電壓源也整合在一起。
其中，微處理器是一個(gè)多電源器件，主電源為2V，3.3V的I/O信號電源由板上其他數(shù)位器件共享。獨(dú)立數(shù)位時(shí)鐘源為OC48 I/O、微處理器和系統(tǒng)I/O提供時(shí)鐘。
藉由檢查不同功能電路塊的布局和布線要求，初步建議采用12層板，如圖3所示。微帶和帶狀線層的配置可以安全地減少鄰近走線層的藕合併改善阻抗控制。第一層和第二層之間設(shè)置接地層，將把敏感的模擬參考源、CPU核和PLL濾波器電源的布線與在第一層的微處理器和DSP器件相隔離。電源和接地層總是成對出現(xiàn)的，與OC48卡上為共享3.3V電源層所做的一樣。這樣將降低電源和地之間的阻抗，從而減少電源信號上的噪聲。
要避免在鄰近電源層的地方走數(shù)位時(shí)鐘線和高頻模擬信號線，否則，電源信號的噪聲將藕合到敏感的模擬信號之中。
要根據(jù)數(shù)位信號布線的需要，仔細(xì)考慮利用電源和模擬接地層的開口(split)，特別是在混合信號器件的輸入和輸出端。在鄰近信號層穿過一開口走線會造成阻抗不連續(xù)和不良的傳輸線回路。這些都會造成信號品質(zhì)、時(shí)序和EMI問題。
有時(shí)增加若干接地層，或在一個(gè)器件下面為本地電源層或接地層使用若干周邊層，就可以取消開口并避免出現(xiàn)上述問題，在OC48介面卡上就采用了多個(gè)接地層。保持開口層和布線層位置的層迭對稱可以避免卡變形并簡化制作過程。由于1盎司覆銅板耐大電流的能力強(qiáng)，3.3V電源層和對應(yīng)的接地層要采用1盎司覆銅板，其它層可以采用0.5盎司覆銅板，這樣，可以降低暫態(tài)高電流或尖峰期間引起的電壓波動。
如果你從接地層往上設(shè)計(jì)一個(gè)復(fù)雜的系統(tǒng)，應(yīng)采用0.093英寸和0.100英寸厚度的卡以支撐布線層及接地隔離層。卡的厚度還必須根據(jù)過孔焊盤和孔的布線特徵尺寸調(diào)整，以便使鉆孔直徑與成品卡厚度的寬高比不超過制造商提供的金屬化孔的寬高比。
如果要用最少的布線層數(shù)設(shè)計(jì)一個(gè)低成本、高產(chǎn)量的商業(yè)產(chǎn)品，則在布局或布線之前，要仔細(xì)考慮混合信號PCB上所有特殊電源的布線細(xì)節(jié)。在開始布局和布線之前，要讓目標(biāo)制造商復(fù)查初步的分層方案?；旧弦鶕?jù)成品的厚度、層數(shù)、銅的重量、阻抗(帶容差)和最小的過孔焊盤和孔的尺寸來分層，制造商應(yīng)該書面提供分層建議。
建議中要包含所有受控阻抗帶狀線和微帶線的配置實(shí)例。要將你對阻抗的預(yù)測與制造商對阻抗的結(jié)合起來考慮，然后，利用這些阻抗預(yù)測可以驗(yàn)証用于開發(fā)CAD布線規(guī)則的仿真工具中的信號布線特性。
OC48卡的布局
在光收發(fā)器和DSP之間的高速模擬信號對外部噪聲非常敏感。同樣，所有特殊電源和參考電壓電路也使該卡的模擬和數(shù)位電源傳輸電路之間產(chǎn)生大量的藕合。有時(shí)，受機(jī)殼形狀的限制，不得不設(shè)計(jì)高密度板卡。由于外部光纜接入卡的方位和光收發(fā)器部份元件尺寸較高，使收發(fā)器在卡中的位置很大程度上被固定死。系統(tǒng)I/O連接器位置和信號分配也是固定的。這是布局之前必須完成的基礎(chǔ)工作。
與大多數(shù)成功的高密度模擬布局和布線方案一樣，布局要滿足布線的要求，布局和布線的要求必須互相兼顧。對一塊混合信號PCB的模擬部份和2V工作電壓的本地CPU內(nèi)核，不推薦采用“先布局后布線”的方法。對OC48卡來說，DSP模擬電路部份包含有模擬參考電壓和模擬電源旁路電容的部份應(yīng)首先互動布線。完成布線后，具有模擬元件和布線的整個(gè)DSP要放到距離光收發(fā)器足夠近的地方，充分保証高速模擬差分信號到DSP的布線長度最短、彎曲和過孔最少。差分布局和布線的對稱性將減少共模噪聲的影響。但是，在布線之前很難預(yù)測布局的最佳方案。
要向晶片分銷商咨詢PCB排板的設(shè)計(jì)指南。在按照指南設(shè)計(jì)之前，要與分銷商的應(yīng)用工程師充分交流。許多晶片分銷商對提供高品質(zhì)的布板建議有嚴(yán)格的時(shí)間限制。有時(shí)，他們提供的解決方案對于使用該器件的“一級客戶”是可行的。在信號完整性(SI)設(shè)計(jì)領(lǐng)域，新器件的信號完整性設(shè)計(jì)特別重要。根據(jù)分銷商的基本指南并與封裝中每條電源和接地引腳的特定要求相結(jié)合，就可以開始對整合了DSP和微處理器的OC48卡布局布線。
高頻模擬部份的位置和布線確定后，就可以按照框圖中所示的分組方法放置其馀的數(shù)位電路。要注意仔細(xì)設(shè)計(jì)下列電路：對模擬信號靈敏度高的CPU中PLL電源濾波電路的位置；本地CPU內(nèi)核電壓調(diào)整器；用于“數(shù)位”微處理器的參考電壓電路。
數(shù)位布線的電氣和制造淮則規(guī)范此時(shí)才可以恰當(dāng)?shù)貞?yīng)用到設(shè)計(jì)之中。前述對高速數(shù)位匯流排和時(shí)鐘信號的信號完整性的設(shè)計(jì)，揭示出一些對處理器匯流排、平衡Ts及某些時(shí)鐘信號布線的時(shí)滯匹配的特殊布線拓?fù)湟蟆５悄慊蛟S不知道，也有人提出更新的建議，即增加若干端接電阻。
在解決問題的過程中，布板階段做一些調(diào)整是當(dāng)然的事。但是，在開始布線之前，很重要的一步是按照布局方案驗(yàn)証數(shù)位部份的時(shí)序。此時(shí)此刻，對板卡進(jìn)行完整DFM/DFT布局復(fù)查將有助于確保該卡滿足客戶的需要。
OC48卡的數(shù)位布線
對于數(shù)位器件電源線和混合信號DSP的數(shù)位部份，數(shù)位布線要從SMD出路圖(escape patterns)開始。要采用裝配制程允許的最短和最寬的印制線。對于高頻器件來說，電源的印制線相當(dāng)于小電感，它將惡化電源噪聲，使模擬和數(shù)位電路之間產(chǎn)生不期望的藕合。電源印制線越長，電感越大。
采用數(shù)位旁路電容可以得到最佳的布局和布線方案。簡言之，根據(jù)需要微調(diào)旁路電容的位置，使之黏著方便并分布在數(shù)位部件和混合信號器件數(shù)位部份的周圍。要采用同樣的“最短和最寬的走線”方法對旁路電容出路圖進(jìn)行布線。
當(dāng)電源分支要穿過連續(xù)的平面時(shí)(如OC48介面卡上的3.3V電源層)，則電源引腳和旁路電容本身不必共享相同的出口圖，就可以得到最低的電感和ESR旁路。在OC48介面卡這樣的混合信號PCB上，要特別注意電源分支的布線。記住，要在整個(gè)卡上以矩陣排列的形式放置額外的旁路電容，即使在無源器件附近也要放置。
電源出路圖確定之后，就可以開始自動布線。OC48卡上的ATE測試觸點(diǎn)要在邏輯設(shè)計(jì)時(shí)定義。要確保ATE接觸到100%的節(jié)點(diǎn)。為了以0.070英寸的最小ATE測試探頭實(shí)現(xiàn)ATE測試，必須保留引出過孔(breakout via)的位置，以保証電源層不會被過孔的反面焊盤(antipads)交叉所隔斷。
如果要采用一個(gè)電源和接地層開口(split)方案，應(yīng)在平行于開口的鄰近布線層上選擇偏移層(layer bias)。在鄰近層上按該開口區(qū)域的周長定義禁止布線區(qū)，防止布線進(jìn)入。如果布線必須穿過開口區(qū)域到另一層，應(yīng)確保與布線相鄰的另一層為連續(xù)的接地層。這將減少反射路徑。讓旁路電容跨過開口的電源層對一些數(shù)位信號的布板有好處，但不推薦在數(shù)位和模擬電源層之間進(jìn)行橋接，這是因?yàn)樵肼晻逵膳月冯娙莼ハ嗯汉稀?/div>
若干最新的自動布線應(yīng)用程式能夠?qū)Ω呙芏榷鄬訑?shù)位電路進(jìn)行布線。初步布線階段要在SMD出口中使用0.050英寸大尺寸過孔間距和考慮所使用的封裝類型，后續(xù)布線階段要容許過孔的位置互相靠得比較近，這樣所有工具都能實(shí)現(xiàn)最高的布通率和最低的過孔數(shù)。由于OC48處理器匯流排采用一種改進(jìn)的星形拓?fù)浣Y(jié)構(gòu)，在自動布線時(shí)其優(yōu)先級最高。
總結(jié)
OC48卡布板完成之后要進(jìn)行信號完整性核查和時(shí)序仿真。仿真証明布線指導(dǎo)達(dá)到預(yù)期的要求并改善了第二層匯流排的時(shí)序指標(biāo)。最后進(jìn)行設(shè)計(jì)規(guī)則檢查、最終制造的復(fù)查、光罩和復(fù)查并簽發(fā)給制造者，則布板任務(wù)才正式結(jié)束。
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